viernes, marzo 21, 2008

[Estudio] S1 Core: Versión reducida del OpenSPARC T1 Niagara de Sun

Hace un tiempo Sun liberó el código fuente de su microprocesador OpenSPARC T1 Niagara en código Verilog para que pueda ser estudiado.
Las características de de este microprocesador:

  • Arquitectura SPARC v9 de 64 bits
  • 8 núcleos SPARC
  • 4 hilos por núcleo (ejecución total de 32 hilos)
  • Cada núcleo SPARC tiene un cache de datos, un cache de instrucciones y TLB (translation lookaside buffers) totalmente asociativos para los 2 caches
  • Los 8 núcleos son conectados entre ellos por medio de un "crossbar" hacia un cache unificado L2
  • 4 controladores DRAM que pueden manejar DDR2
  • Controlador J-BUS que posibilita la inter-conexión entre el OpenSPARC T1 y el susbsistema de I/O (entrada y salida)

Descripción Funcional:

  • 8 núcleos SPARC v9, con 4 hilos por núcleo, para un total de 32 hilos
  • 132 Gbytes/sec para la comunicación "on-chip" por medio del "crossbar"
  • 16 Kbytes para el cache de instrucciones primario L1 por núcleo
  • 8 Kbytes para el cache de datos primario L1 por núcleo
  • 3 Mbytes para el cache secundario L2, bancos de 4 bias y cada uno con 12 bias asociativo compartido por todos los núcleos
  • 4 controladores DDR-2 DRAM con una interfaz de 144 bits por canal, dando un total pico de ancho de banda de 25 Gbytes/sec
  • Unidad de punto flotante IEEE 754 compartida por todos los núcleos
  • Interfaz externa J-BUS para entrada salida (I/O) con un ancho de banda pico total de 2,5Gbytes/sec con un bus de 128bits multiplexado entre datos y direcciones
  • Interfaz externa SSI (serial sistem interface) para bootear desde PROM

Pueden encontrar más información en la página oficial OpenSPARC T1

Luego de la introducción del OpenSPARC T1 una persona llamada Fabrizio Fazzino dejó una versión recortada de este microprocesador llamada S1 Core en Opencores con las siguientes características:

1 solo núcleo SPARC v9
4 hilos de ejecución
Interfaz Maestra Wishbone para la comunicación de otro núcleos de Opencores.org

Si tengo tiempo voy a ver si puede empezar a investigar el código de S1 Core para entender su arquitectura y comentarla por el blog.

Saludos.

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2 Comments:

At 4:24 p. m., Blogger Migue said...

yo también estoy interesado en el tema. Si tienes algún material que me ayude te lo agradecería.
Observa mi artículo en mi pagina web personal http://www.mifergo.es/2009/08/opensparc-t1/

 
At 12:34 a. m., Blogger Martín Calveira said...

Hola Migue, cómo estas? Estuve leyendo tu articulo y me pareció muy interesante, lamentablemente desde el 2008 que no toco nada referente a las CPU y estoy un poco desactualizado.
Pido disculpas por no poderte ayudar ya que ahora estoy trabajando en el ámbito nuclear y aunque tu articulo me motivó para empezar de nuevo en el tema actualmente estoy escaso de tiempo.
Ya agregué tu página web en mis bookmarks.

Saludos!

Martín

 

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